Las siguientes guías buscan ejemplificar el flujo de diseño de High-Level-Synthesis y SoC en FPGA, utilizando las herramientas de diseño de Vivado, Vitis y Vitis HLS de Xilinx.
Las guías fueron realizadas en el contexto del curso IPD432 - Diseño Avanzado de Sistemas Digitales.
- Mauricio Aravena Cifuentes (@Wauro21)
- Pablo Reyes Robles (@pabloreyesrobles)
- HLS: Subdirectorio que contiene la sección de High Level Synthesis.
- SoC: Subdirectorio que contiene la sección de Sistema Heterogéneo en SoC Zynq.
Para los siguientes tutoriales presentes en este repositorio se asume que este ya ha sido previamente clonado, si aún no lo ha hecho, se puede hacer utilizando el siguiente comando:
git clone [email protected]:Wauro21/ipd432_tarea_4.git