ЛР1. Исправление подписи к листингу 2

MPSU · Sep 18, 2024 · caa0ec4 · caa0ec4
1 parent 3842115
commit caa0ec4
Showing 1 changed file with 1 addition and 1 deletion.
diff --git a/Labs/01. Adder/README.md b/Labs/01. Adder/README.md
@@ -171,7 +171,7 @@ module testbench();                // <- Не имеет ни входов, ни
 endmodule
 ```
 
-_Листинг 2. SystemVerilog-код тестбенча для модуля example._
+_Листинг 2. SystemVerilog-код тестбенча для модуля half_adder._
 
 ![../../.pic/Labs/lab_01_adder/fig_04.png](../../.pic/Labs/lab_01_adder/fig_04.png)