ЛР6. Обновление цели работы

MPSU · Apr 11, 2024 · a25c554 · a25c554
1 parent c6c46c1
commit a25c554
Showing 1 changed file with 1 addition and 1 deletion.
diff --git a/Labs/06. Datapath/README.md b/Labs/06. Datapath/README.md
@@ -4,7 +4,7 @@
 
 ## Цель
 
-Описать на языке **SystemVerilog** процессор с архитектурой **RISC-V**, реализовав его тракт данных, используя разработанные ранее блоки, и подключив к нему устройство управления. В рамках этого трека лабораторных работ требуется реализовать только поддержку обработки слов (то есть БЕЗ инструкций, связанных с байтами и полусловами: `lh`, `lhu`, `lb`, `lbu`, `sh`, `sb`).
+Описать на языке **SystemVerilog** процессор с архитектурой **RISC-V**, реализовав его тракт данных, используя разработанные ранее блоки, и подключив к нему устройство управления. Итогом текущей лабораторной работы станет процессор RISC-V, который пока что сможет обрабатывать лишь слова (то есть БЕЗ инструкций, связанных с байтами и полусловами: `lh`, `lhu`, `lb`, `lbu`, `sh`, `sb`).
 
 ## Ход работы