Перерисовка таблицы кодирования инструкций в rv32i

MPSU · Jan 26, 2024 · a20bb61 · a20bb61
1 parent efd8477
commit a20bb61
Show file tree

Hide file tree

Showing 3 changed files with 1 addition and 1 deletion.
diff --git a/.pic/Other/rv32i/example_instr_code.png b/.pic/Other/rv32i/example_instr_code.png
diff --git a/.pic/Other/rv32i/example_instr_code.xlsx b/.pic/Other/rv32i/example_instr_code.xlsx
diff --git a/Other/rv32i.md b/Other/rv32i.md
@@ -69,7 +69,7 @@ RISC-V является load&store архитектурой (все операц
 
 ![../.pic/Labs/lab_05_decoder/rv32i_BIS.png](../.pic/Labs/lab_05_decoder/rv32i_BIS.png)
 
-Ниже, для наглядности, приводится пример кодирования пары инструкций из книги Харриса и Харриса "Цифровая схемотехника и архитектура компьютера" из ассемблерных инструкций в 16-ричные цифры.
+Ниже, для наглядности, приводится пример кодирования пары инструкций из книги Харриса и Харриса "Цифровая схемотехника и архитектура компьютера" в машинный код[1, стр. 368].
 
 ![../.pic/Other/rv32i/example_instr_code.png](../.pic/Other/rv32i/example_instr_code.png)