ЛР1. Стилистические правки

Labs/01. Adder/README.md

@@ -4,17 +4,16 @@
 
 Познакомиться с САПР Vivado и научиться реализовывать в нём простейшие схемотехнические модули с помощью конструкций языка SystemVerilog.
 
-## Допуск к лабораторной работе
+## Материал для подготовки к лабораторной работе
 
-Изучить [описание модулей на языке SystemVerilog](../../Basic%20Verilog%20structures/Modules.md).
+[Описание модулей на языке SystemVerilog](../../Basic%20Verilog%20structures/Modules.md).
 
 ## Ход работы
 
-1. [Тренинг по созданию проекта в Vivado](../../Vivado%20Basics/Vivado%20trainer.md);
-2. Изучение, реализация и проверка полного 1-битного сумматора;
-3. Изучение реализации полного 4-битного сумматора;
-4. Реализация полного 4-битного сумматора;
-5. Реализация 32-битного сумматора.
+1. Изучение, реализация и проверка полного 1-битного сумматора;
+2. Изучение реализации полного 4-битного сумматора;
+3. Реализация полного 4-битного сумматора;
+4. Реализация 32-битного сумматора.
 
 ## Теория
 
@@ -170,7 +169,7 @@ _Рисунок 3. Цифровая схема модуля half_adder, сген
 
 Перед тем как писать верификационное окружение, необходимо составить план того, как будет проводиться проверка устройства (составить верификационный план).
 
-Поскольку устройство настолько простое, что число всех его возможных входных наборов воздействий равно четырем, и не имеет памяти (т.е. каждый раз, когда модулю подаются на вход одни и те же значения, оно вернет тот же результат), мы можем проверить его работу, перебрав все возможные комбинации его входных сигналов.
+Поскольку устройство не имеет внутреннего состояния, которое могло бы повлиять на результат, а число всех его возможных входных наборов воздействий равно четырем, мы можем проверить его работу, перебрав все возможные комбинации его входных сигналов.
 
 ```SystemVerilog
 module testbench();                // <- Не имеет ни входов, ни выходов!