From febe9c3a4363b5cd8bc1d386c017ee437cc6db1d Mon Sep 17 00:00:00 2001 From: Andrei Solodovnikov Date: Sun, 17 Sep 2023 12:07:51 +0300 Subject: [PATCH] =?UTF-8?q?=D0=98=D1=81=D0=BF=D1=80=D0=B0=D0=B2=D0=BB?= =?UTF-8?q?=D0=B5=D0=BD=D0=B8=D0=B5=20=D1=81=D1=81=D1=8B=D0=BB=D0=BE=D0=BA?= =?UTF-8?q?=20=D0=B2=20=D0=BD=D0=B0=D1=87=D0=B0=D0=BB=D1=8C=D0=BD=D0=BE?= =?UTF-8?q?=D0=BC=20=D1=84=D0=B0=D0=B9=D0=BB=D0=B5=20=D0=BE=D0=BD=D0=BB?= =?UTF-8?q?=D0=B0=D0=B9=D0=BD-=D0=BA=D0=BD=D0=B8=D0=B6=D0=BA=D0=B8?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- .github/SUMMARY.md | 6 +++++ .github/index.md | 60 +++++++++++++++++++++++----------------------- .github/prepare.sh | 2 +- 3 files changed, 37 insertions(+), 31 deletions(-) diff --git a/.github/SUMMARY.md b/.github/SUMMARY.md index 1f44e875..d25d2b2e 100644 --- a/.github/SUMMARY.md +++ b/.github/SUMMARY.md @@ -48,3 +48,9 @@ - [Руководство по прошивке ПЛИС](Vivado%20Basics/Program%20nexys%20a7.md) - [Заголовочные файлы в Verilog](Vivado%20Basics/Verilog%20Header.md) - [Как добавить файл, инициализирующий память](Vivado%20Basics/How%20to%20add%20a%20mem-file.md) + +# Остальное + +- [RV32I - Стандартный набор целочисленных инструкций RISC-V](Other/rv32i.md) +- [Список типичных ошибок при работе с Vivado и SystemVerilog](Other/FAQ.md) +- [Студенческий сервер](Other/Students%20server.md) diff --git a/.github/index.md b/.github/index.md index 7e8e4306..5ca4d322 100644 --- a/.github/index.md +++ b/.github/index.md @@ -2,48 +2,48 @@ ## Полезное -- [Студенческий сервер](../Other/Students%20server.md) -- [Создание базового проекта с прошивкой ПЛИС в Vivado](../Vivado%20Basics/Vivado%20trainer.md) -- [Базовые конструкции Verilog](../Basic%20Verilog%20structures/) -- [Список типичных ошибок в Vivado и SystemVerilog](../Other/FAQ.md) -- [Тестовое окружение](../Basic%20Verilog%20structures/Testbench.md) +- [Студенческий сервер](Other/Students%20server.md) +- [Создание базового проекта с прошивкой ПЛИС в Vivado](Vivado%20Basics/Vivado%20trainer.md) +- [Базовые конструкции Verilog](Basic%20Verilog%20structures/) +- [Список типичных ошибок в Vivado и SystemVerilog](Other/FAQ.md) +- [Тестовое окружение](Basic%20Verilog%20structures/Testbench.md) ## Порядок выполнения лабораторных работ для групп ### ИБ, ИКТ, КТ, РТ -1. Сумматор ([01. Adder](01.%20Adder)) -2. АЛУ ([02. Arithmetic-logic unit](02.%20Arithmetic-logic%20unit)) -3. Регистровый файл и внешняя память ([03. Register file and memory](03.%20Register%20file%20and%20memory)) -4. Простейшее программируемое устройство ([04. Primitive programmable device](04.%20Primitive%20programmable%20device)) +1. Сумматор ([01. Adder](Labs/01.%20Adder)) +2. АЛУ ([02. Arithmetic-logic unit](Labs/02.%20Arithmetic-logic%20unit)) +3. Регистровый файл и внешняя память ([03. Register file and memory](Labs/03.%20Register%20file%20and%20memory)) +4. Простейшее программируемое устройство ([04. Primitive programmable device](Labs/04.%20Primitive%20programmable%20device)) ### ПИН, ПМ -1. Сумматор ([01. Adder](01.%20Adder)) -2. АЛУ ([02. Arithmetic-logic unit](02.%20Arithmetic-logic%20unit)) -3. Регистровый файл и внешняя память ([03. Register file and memory](03.%20Register%20file%20and%20memory)) -4. Простейшее программируемое устройство ([04. Primitive programmable device](04.%20Primitive%20programmable%20device)) -5. Основной дешифратор ([05. Main decoder](05.%20Main%20decoder)) +1. Сумматор ([01. Adder](Labs/01.%20Adder)) +2. АЛУ ([02. Arithmetic-logic unit](Labs/02.%20Arithmetic-logic%20unit)) +3. Регистровый файл и внешняя память ([03. Register file and memory](Labs/03.%20Register%20file%20and%20memory)) +4. Простейшее программируемое устройство ([04. Primitive programmable device](Labs/04.%20Primitive%20programmable%20device)) +5. Основной дешифратор ([05. Main decoder](Labs/05.%20Main%20decoder)) 6. - 1. Тракт данных ([06. Datapath](06.%20Datapath)) - 2. Интеграция блока загрузки и сохранения ([09. LSU Integration](09.%20LSU%20Integration)) - 3. Интеграция подсистемы прерываний ([11. Interrupt Integration](11.%20Interrupt%20integration)) -7. Периферийные устройства ([12. Peripheral units](12.%20Peripheral%20units)) -8. Программирование ([13. Programming](13.%20Programming)) + 1. Тракт данных ([06. Datapath](Labs/06.%20Datapath)) + 2. Интеграция блока загрузки и сохранения ([09. LSU Integration](Labs/09.%20LSU%20Integration)) + 3. Интеграция подсистемы прерываний ([11. Interrupt Integration](Labs/11.%20Interrupt%20integration)) +7. Периферийные устройства ([12. Peripheral units](Labs/12.%20Peripheral%20units)) +8. Программирование ([13. Programming](Labs/13.%20Programming)) ### ИВТ -1. АЛУ ([02. Arithmetic-logic unit](02.%20Arithmetic-logic%20unit)) +1. АЛУ ([02. Arithmetic-logic unit](Labs/02.%20Arithmetic-logic%20unit)) 2. - 1. Память ([03. Register file and memory](03.%20Register%20file%20and%20memory)), - 2. Простейшее программируемое устройство ([04. Primitive programmable device](04.%20Primitive%20programmable%20device)) -3. Основной дешифратор ([05. Main decoder](05.%20Main%20decoder)) -4. Тракт данных ([06. Datapath](06.%20Datapath)) + 1. Память ([03. Register file and memory](Labs/03.%20Register%20file%20and%20memory)), + 2. Простейшее программируемое устройство ([04. Primitive programmable device](Labs/04.%20Primitive%20programmable%20device)) +3. Основной дешифратор ([05. Main decoder](Labs/05.%20Main%20decoder)) +4. Тракт данных ([06. Datapath](Labs/06.%20Datapath)) 5. - 1. Модуль загрузки и сохранения ([08. Load-store unit](08.%20Load-store%20unit)) - 2. Интеграция блока загрузки и сохранения ([09. LSU Integration](09.%20LSU%20Integration)) + 1. Модуль загрузки и сохранения ([08. Load-store unit](Labs/08.%20Load-store%20unit)) + 2. Интеграция блока загрузки и сохранения ([09. LSU Integration](Labs/09.%20LSU%20Integration)) 6. - 1. Контроллер прерываний ([10. Interrupt subsystem](10.%20Interrupt%20subsystem)) - 2. Интеграция подсистемы прерываний ([11. Interrupt Integration](11.%20Interrupt%20integration)) -7. Периферийные устройства ([12. Peripheral units](12.%20Peripheral%20units)) -8. Программирование ([13. Programming](13.%20Programming)) + 1. Контроллер прерываний ([10. Interrupt subsystem](Labs/10.%20Interrupt%20subsystem)) + 2. Интеграция подсистемы прерываний ([11. Interrupt Integration](Labs/11.%20Interrupt%20integration)) +7. Периферийные устройства ([12. Peripheral units](Labs/12.%20Peripheral%20units)) +8. Программирование ([13. Programming](Labs/13.%20Programming)) diff --git a/.github/prepare.sh b/.github/prepare.sh index 746122fa..7502bb99 100644 --- a/.github/prepare.sh +++ b/.github/prepare.sh @@ -2,4 +2,4 @@ mkdir src cp .github/book.toml ./ -cp -R .github/SUMMARY.md .github/index.md .pic/ Basic\ Verilog\ structures/ Introduction/ Labs/ Vivado\ Basics/ src/ \ No newline at end of file +cp -R .github/SUMMARY.md .github/index.md .pic/ Basic\ Verilog\ structures/ Introduction/ Labs/ Vivado\ Basics/ Other/ src/ \ No newline at end of file