From e6ae1cf7ac9863358aaa6e24e36a1255eb5e3cf0 Mon Sep 17 00:00:00 2001 From: Andrei Solodovnikov Date: Tue, 28 Nov 2023 00:50:50 +0300 Subject: [PATCH] =?UTF-8?q?=D0=9B=D0=A012.WIP?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- Labs/12. Peripheral units/README.md | 19 ++++++++++++++++++- 1 file changed, 18 insertions(+), 1 deletion(-) diff --git a/Labs/12. Peripheral units/README.md b/Labs/12. Peripheral units/README.md index 3d1531eb..74cb852f 100644 --- a/Labs/12. Peripheral units/README.md +++ b/Labs/12. Peripheral units/README.md @@ -224,6 +224,7 @@ module sw_sb_ctrl( input logic [31:0] write_data_i, // не используется, добавлен для // совместимости с системной шиной output logic [31:0] read_data_o, + output logic ready_o, /* Часть интерфейса модуля, отвечающая за отправку запросов на прерывание @@ -271,6 +272,7 @@ module led_sb_ctrl( input logic [31:0] addr_i, input logic [31:0] write_data_i, output logic [31:0] read_data_o, + output logic ready_o, /* Часть интерфейса модуля, отвечающая за подключение к периферии @@ -333,6 +335,7 @@ module ps2_sb_ctrl( input logic [31:0] write_data_i, input logic write_enable_i, output logic [31:0] read_data_o, + output logic ready_o, /* Часть интерфейса модуля, отвечающая за отправку запросов на прерывание @@ -423,6 +426,7 @@ module hex_sb_ctrl( input logic [31:0] write_data_i, input logic write_enable_i, output logic [31:0] read_data_o, + output logic ready_o, /* Часть интерфейса модуля, отвечающая за подключение к модулю, @@ -519,6 +523,7 @@ module uart_rx_sb_ctrl( input logic [31:0] write_data_i, input logic write_enable_i, output logic [31:0] read_data_o, + output logic ready_o, /* Часть интерфейса модуля, отвечающая за отправку запросов на прерывание @@ -539,7 +544,7 @@ module uart_rx_sb_ctrl( logic [15:0] baudrate; logic parity_en; logic stopbit; - logic data; + logic [7:0] data; logic valid; endmodule @@ -570,6 +575,7 @@ module uart_tx_sb_ctrl( logic [15:0] baudrate; logic parity_en; logic stopbit; + logic [7:0] data; endmodule ``` @@ -720,6 +726,17 @@ module vgachargen ( ); ``` +Файлы модуля: + +* peripheral modules/vhachargen.sv +* peripheral modules/vhachargen_pkg.sv +* firmware/mem_files/lab_12_ps2_vga_instr.mem — этим файлом необходимо проинициализировать память инструкций +* firmware/mem_files/lab_12_ps2ascii_data.mem — этим файлом необходимо проинициализировать память данных +* firmware/mem_files/lab_12_vga_ch_map.mem +* firmware/mem_files/lab_12_vga_ch_t_ro.mem +* firmware/mem_files/lab_12_vga_ch_t_rw.mem +* firmware/mem_files/lab_12_vga_col_map.mem + Для управления данным модулем, необходимо написать модуль-контроллер со следующим прототипом: ```SystemVerilog