diff --git a/Labs/06. Datapath/README.md b/Labs/06. Datapath/README.md
index 5110e8ec..297d1cec 100644
--- a/Labs/06. Datapath/README.md	
+++ b/Labs/06. Datapath/README.md	
@@ -174,7 +174,7 @@ _Рисунок 2. Микроархитектура процессора._
 
 1. Внимательно ознакомьтесь микроархитектурной реализацией. В случае возникновения вопросов, проконсультируйтесь с преподавателем.
 2. Реализуйте модуль `riscv_core`. Для этого:
-   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemSystemVerilog`-файл `riscv_core.sv`.
+   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `riscv_core.sv`.
    2. Опишите в нем модуль процессор `riscv_core` с таким же именем и портами, как указано в [задании](#задание).
       1. Процесс реализации модуля очень похож на процесс описания модуля cybercobra, однако теперь появляется:
          1. декодер