From 99c429bf95c714df45cbd4dd823ceda1b0a4863b Mon Sep 17 00:00:00 2001
From: Andrei Solodovnikov <VoultBoy@yandex.ru>
Date: Tue, 19 Sep 2023 10:32:53 +0300
Subject: [PATCH] Update Multiplexors.md

---
 Basic Verilog structures/Multiplexors.md | 2 +-
 1 file changed, 1 insertion(+), 1 deletion(-)

diff --git a/Basic Verilog structures/Multiplexors.md b/Basic Verilog structures/Multiplexors.md
index 94e82243..0d30009b 100644
--- a/Basic Verilog structures/Multiplexors.md	
+++ b/Basic Verilog structures/Multiplexors.md	
@@ -124,7 +124,7 @@ end
 
 ```SystemVerilog
 logic Y;
-always @(*) begin
+always_comb begin
   case(S)           // Описываем блок case, где значение сигнала S
                     // будет сравниваться с различными возможными его значениями
     1'b0: Y <= D0;  // Если S==0, то Y = D0