From 7ff2efe4b0fa7fb2284cedcbe5fb0feaf46c867e Mon Sep 17 00:00:00 2001 From: Andrei Solodovnikov Date: Fri, 17 May 2024 09:28:24 +0300 Subject: [PATCH] =?UTF-8?q?=D0=9B=D0=A08.=20=D0=98=D1=81=D0=BF=D1=80=D0=B0?= =?UTF-8?q?=D0=B2=D0=BB=D0=B5=D0=BD=D0=B8=D0=B5=20=D0=B0=D1=80=D1=82=D0=B5?= =?UTF-8?q?=D1=84=D0=B0=D0=BA=D1=82=D0=B0=20=D0=B0=D0=B2=D1=82=D0=BE=D0=B7?= =?UTF-8?q?=D0=B0=D0=BC=D0=B5=D0=BD=D1=8B?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- Labs/08. Load-store unit/README.md | 2 +- 1 file changed, 1 insertion(+), 1 deletion(-) diff --git a/Labs/08. Load-store unit/README.md b/Labs/08. Load-store unit/README.md index 2ee8fcf7..9f14723c 100644 --- a/Labs/08. Load-store unit/README.md +++ b/Labs/08. Load-store unit/README.md @@ -225,7 +225,7 @@ _Рисунок 3. Структурная схема модуля `riscv_lsu`._ 1. Внимательно ознакомьтесь с описанием функционального поведения выходов **LSU**. В случае возникновения вопросов, проконсультируйтесь с преподавателем. 2. Реализуйте модуль `riscv_lsu`. Для этого: - 1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemSystemVerilog`-файл `riscv_lsu.sv`. + 1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `riscv_lsu.sv`. 2. Опишите в нем модуль `riscv_lsu` с таким же именем и портами, как указано в [задании](#задание). 1. При описании обратите внимание на то, что большая часть модуля является чисто комбинационной. В этом плане реализация модуля будет частично похожа на реализацию декодера. 2. Однако помимо комбинационной части, в модуле будет присутствовать и один регистр.