diff --git a/Labs/08. Load-store unit/README.md b/Labs/08. Load-store unit/README.md
index 2ee8fcf7..9f14723c 100644
--- a/Labs/08. Load-store unit/README.md	
+++ b/Labs/08. Load-store unit/README.md	
@@ -225,7 +225,7 @@ _Рисунок 3. Структурная схема модуля `riscv_lsu`._
 
 1. Внимательно ознакомьтесь с описанием функционального поведения выходов **LSU**. В случае возникновения вопросов, проконсультируйтесь с преподавателем.
 2. Реализуйте модуль `riscv_lsu`. Для этого:
-   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemSystemVerilog`-файл `riscv_lsu.sv`.
+   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `riscv_lsu.sv`.
    2. Опишите в нем модуль `riscv_lsu` с таким же именем и портами, как указано в [задании](#задание).
       1. При описании обратите внимание на то, что большая часть модуля является чисто комбинационной. В этом плане реализация модуля будет частично похожа на реализацию декодера.
       2. Однако помимо комбинационной части, в модуле будет присутствовать и один регистр.